美國的晶片制裁把華為堵在了門外，但華為找到了一扇窗大學。

2026年5月，華為在上海IEEE電路與系統國際研討會上正式公佈了一項名為"LogicFolding"（邏輯摺疊）的全新晶片架構，聲稱無需目前對中國禁售的極紫外光刻機，僅憑現有裝置就能在2031年實現電晶體密度相當於1.4奈米工藝的晶片量產，較此前報告的技術指標密度提升約55%大學。訊息一齣，業界譁然，質疑聲與關注聲同時湧現。

隨後，加州大學聖地亞哥分校晶片科學家安德魯·卡恩給出了一個讓外界頗感意外的判斷：華為的這套方案，在技術上是可行的大學。

制裁的牆，華為選擇向上爬

要理解這件事的重量，先要理解那堵牆有多厚大學。

目前，全球只有荷蘭公司阿斯麥能夠生產極紫外光刻機，這種裝置是製造7奈米以下先進晶片的核心工具，可以將極細的電路圖案精確刻印在矽晶圓上大學。由於美國出口管制，阿斯麥無法向中國出售極紫外光刻機，甚至連效能次一級的浸潤式深紫外光刻機也在禁運之列，中國企業目前能獲得的最先進裝置是乾式深紫外光刻機，理論上限大約卡在7奈米，透過多重曝光技術勉強可以摸到5奈米的邊緣。

在這種約束下，華為沒有選擇正面硬攻光刻精度，而是換了一個思路：不縮小電晶體，改縮簡訊號走的路大學。

LogicFolding架構的核心邏輯是將邏輯電路垂直堆疊成多層三維結構大學。這樣做的直接效果是大幅壓縮晶片內部的佈線長度，訊號從一個電晶體傳遞到另一個電晶體所需的距離縮短了，延遲隨之降低，等效效能提升，同時單位面積內的電晶體密度也因為三維堆疊而顯著增加。路透社報道將這一策略概括為"以速度換縮放"：不再追求把電晶體做得更小，而是讓現有電晶體跑得更快、排得更密。

華為表示，過去六年間已利用這一技術體系生產了381款晶片，並將其命名為"τ縮放定律"，作為對摩爾定律的一種替代性框架大學。

可行，但不等於沒有代價

卡恩的"可行"評價具有相當的分量大學。三維堆疊技術本身並非新鮮事物，臺積電、三星、英特爾均已在封裝和儲存晶片領域大規模應用三維堆疊方案，英特爾的Foveros封裝技術和臺積電的SoIC工藝都是成熟案例。華為的不同之處在於，將這一思路直接應用於邏輯晶片的內部架構層面，並以此作為繞過光刻精度限制的主要路徑。

然而，技術可行不等於沒有挑戰大學。三維堆疊在散熱、良率控制和製造成本上面臨的壓力，遠比平面縮放更為複雜。層與層之間的互連密度越高，熱量越難散出，而晶片執行時的溫度直接影響穩定性和壽命。此外，華為在技術釋出會上公佈的更多是架構概念和密度資料，距離大規模量產仍有相當的工程路徑需要走完。

從時間節點來看，華為的目標是2031年實現1.4奈米級密度量產，而臺積電的官方1.4奈米工藝量產節點預計是2028年大學。這意味著即便華為實現目標，在密度上仍將落後臺積電約三年。但考慮到華為是在幾乎沒有先進光刻裝置的條件下完成這一壯舉，這個差距本身已經遠比許多人預期的要小。

這件事真正值得關注的，或許不只是華為能不能造出那顆晶片，而是它正在證明一件事：當一條路被徹底封死，工程師有時候會找到另一條沒人走過的路，而那條路，說不定會改變整個行業的方向大學。