每經記者論文：王晶 每經編輯：畢陸名
在無法獲得最先進EUV光刻機（極紫外光刻機）、先進製程工藝受限的背景下論文，中國半導體產業始終面臨一個現實問題：如果不能繼續沿著傳統先進製程路線快速迭代，晶片效能該如何提升？
5月25日，在上海舉行的2026國際電路與系統研討會（ISCAS 2026）上，華為董事、半導體業務部總裁何庭波給出了新的答案，並正式提出半導體領域全新演進理念——“韜（τ）定律”，引發外界廣泛討論論文。
該定律的核心，是以“時間縮微”替代“幾何縮微”：不再單純依賴電晶體尺寸不斷縮小，而是透過邏輯摺疊等創新技術，持續壓縮訊號傳播時延，提升系統整體效率論文。這意味著，華為試圖透過另一條技術路徑，在不依賴最先進EUV工藝的情況下，追趕全球先進製程演進速度。
當日下午，中國科學院科技論文預釋出平臺還公佈了一篇何庭波的論文，披露了“邏輯摺疊”、“時間縮微”等核心技術細節以及“韜（τ）定律”究竟是什麼、它與摩爾定律有什麼不同、技術短板在哪裡等諸多外界關注的問題論文。
一問：什麼是“韜（τ）定律”論文？
過去半個世紀，摩爾定律的“幾何縮微”推動了半導體行業的發展論文。如今這一行業發展正規化已然失效：單純的尺寸縮小帶來的技術紅利趨於枯竭，先進製程晶片的單顆設計成本突破十億美元。
如何跨越傳統工藝路徑的侷限？何庭波在5月25日提交的論文中詳細介紹了“韜（τ）定律”論文。簡單來說，晶片競賽不再看誰“做得小”，而是看誰讓訊號“跑得快”。這一轉變在AI時代尤為迫切。AI算力叢集的規模持續擴張，從單晶片、數十晶片叢集升級至數萬晶片的超大規模叢集。然而，現代AI系統的能耗與成本瓶頸，核心已不在算力計算，而在於資料傳輸。資料顯示，大型AI叢集超80%的能耗用於資料遷移，超70%的系統成本投入資料儲存。這意味著，縮減晶片間、機架內、封裝內的資料傳輸耗時，與降低計算耗時同等重要。
“過去六年，華為半導體團隊針對該問題，在移動SoC、AI加速器、系統架構、晶片封裝等領域進行大量驗證論文。研究結論表明，行業突破的關鍵不在於迭代新制程節點、革新電晶體架構，而在於更換核心最佳化目標。未來十年電子系統的迭代升級，將不再依託幾何縮放，而是以時間縮放為核心——系統性縮減全計算棧各層級的特徵時間常數τ。”
她在論文中進一步提出：摩爾定律的本質從來不是幾何尺寸迭代，而是時間損耗的縮減論文。“更小的電晶體，核心優勢是開關速度更快；更密集的互連，優勢是訊號傳輸距離更短；更高的整合度，優勢是資料跨模組互動更少。因此，應將時間本身作為核心衡量指標。”她認為，電晶體、電路、晶片、系統各層級，均可定義專屬特徵時間常數τ，未來晶片最佳化的核心目標，應當是全域性τ的縮減，換句話說：幾何縮放不再是目的，而只是縮減τ的一種技術手段。
二問：“邏輯摺疊”是怎麼做到的論文？
在物理學中，τ通常代表時間常數論文。既然不能把電晶體做得無限小，那麼另一個思路，就是儘可能縮簡訊號在電晶體之間所消耗的時間。怎麼縮短？華為給出的答案是“邏輯摺疊”。
在何庭波提交的論文中，提到晶片在速度效能方面取得的相當一部分收益，並不是透過新的光刻工藝步驟獲得的，而是透過在三維空間中對邏輯分佈進行拓撲重組實現的，且該方向可持續論文。
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如果將晶片比做是一張畫滿迷宮的A4紙，原本訊號要從紙的最左邊跑到最右邊，需要跨越很長的物理距離論文。那麼將紙摺疊起來，那些原本隔得很遠的關鍵模組在物理距離上變得更近。也就是說，邏輯摺疊技術可以理解為原本單層的二維晶片，變成雙層甚至多層的三維結構。
從表面上看，“韜（τ）定律”中的“邏輯摺疊”容易讓人聯想到近年來流行的Chiplet（芯粒）架構或3D堆疊技術論文。例如，當單顆大晶片的良率、面積和成本難以繼續最佳化時，可以將其拆分成多個功能模組，再透過先進封裝技術，像搭樂高一樣在三維空間裡堆疊起來，以此提升整體效能。近年來，包括英偉達、AMD、蘋果以及臺積電在內的國際廠商，都在逐漸將競爭重點從單純“拼製程”，轉向系統級最佳化、先進封裝、Chiplet、軟硬體協同以及資料互連效率。
但實際上，華為“韜（τ）定律”並不是3D堆疊，據悉，其在晶片設計之初就採用一體化的設計，不是一層層的堆疊論文。
品利基金半導體產業投資經理陳啟對《每日經濟新聞》記者表示：“先進工藝肯定是未來要繼續追求的，電晶體密度擺在那裡，不可能完全靠設計最佳化就把工藝差距抹平論文。但在外部條件受限的情況下，華為需要透過晶片內部的持續最佳化，提高整體效能。”
“當前整個行業其實都在推進類似方向，比如臺積電近年來持續強調DTCO（設計—工藝協同最佳化）理念論文。尤其在3奈米之後，工藝本身帶來的效能提升已經不像過去那樣明顯，越來越多效能增益來自架構最佳化、系統級協同設計。某種程度上說，華為是把這條技術路線做到了更極致。”陳啟說道。
三問：華為追趕臺積電還有多遠論文？
如果說論文，“韜（τ）定律”回答的是“如何不依賴先進製程繼續提升晶片效能”，那麼另一個備受關注的問題是，這一路線究竟能在多大程度上縮小與全球先進工藝之間的差距？
目前，全球先進製程的主導者仍然是臺積電論文。根據其公開路線圖：7奈米工藝2018年量產；5奈米工藝2020年量產；3奈米工藝2022年進入量產；2奈米（N2）2025年下半年量產；A14（業內通常視為1.4奈米級工藝）預計2028年量產。
相比之下，華為目前公開已知、經過市場驗證的先進晶片製造能力，仍主要停留在7奈米級別論文。這意味著，目前雙方在製造工藝、量產能力、良率控制以及成本控制方面，仍存在明顯差距。
不過，“韜（τ）定律”並沒有停留在理論層面，何庭波在演講中透露：基於“韜（τ）定律”，華為在過去6年的實踐中已成功設計和量產了381款晶片論文。過去幾年，華為先後推出了鯤鵬、麒麟、昇騰等系列核心晶片，而今年秋季釋出的麒麟晶片將是邏輯摺疊的首次商業化落地。
何庭波在論文中披露了詳細的實測資料：“電晶體密度：單代產品從155百萬電晶體/平方毫米提升至238百萬電晶體/平方毫米，等效超越傳統幾何縮放3年的迭代進度；效能功耗方面：SoC（片上系統）效能核心能效比提升41%，最高主頻提升近13%論文。”
她坦言：“麒麟2026搭載的邏輯摺疊技術為保守版落地方案，僅針對核心關鍵路徑做區域性摺疊最佳化，未實現全晶片覆蓋論文。但即便如此，產品CPU（中央處理器）效能核心主頻仍回升至3.1GHz。預計到2031年，基於該定律的高階晶片電晶體密度將達到1.4奈米制程的同等水平。”
展望未來十年，她介紹稱，邏輯摺疊將從區域性關鍵路徑摺疊，迭代為三層、四層及以上的全尺寸多層摺疊架構論文。預計2026年—2035年，電晶體密度將突破400百萬電晶體/平方毫米，麒麟系列CPU核心主頻有望突破4GHz。
四問：“韜（τ）定律”現存哪些技術挑戰與待解難題論文？
即便華為已經給出了清晰的技術路線圖，這條路徑能否真正形成規模化產業能力，仍然存在大量待解問題論文。何庭波在論文中也坦言：技術突破無法依靠單一企業獨立突破。“工具鏈、行業標準、基準測試、器件物理、產業經濟模型等均需要全行業協同創新。”
論文中具體列舉了幾個難點論文。首先是工具鏈與設計方法論缺失。現有電子設計自動化（EDA）工具適配傳統平面晶片設計，全尺寸邏輯摺疊技術需要全新工具鏈；晶圓間工藝偏差問題。邏輯摺疊技術採用多晶圓堆疊鍵合，不同批次、甚至不同工藝節點的晶圓存在閾值電壓、驅動電流、互連RC引數偏差，且偏差幅度遠大於單晶圓內部誤差，對時鐘分佈、保持時間裕度影響顯著；能耗約束問題。τ縮放是時間維度最佳化準則，並非能耗約束準則。晶片速度提升10倍的同時，功耗可能同步提升10倍，超出電網供電承載上限，因此τ縮放必須配套能耗最佳化體系。
但未來如果“時間縮微”路線能夠被持續驗證，那麼行業對於先進工藝節點的依賴程度，可能會有所下降論文。晶片企業的競爭重點，也可能從單純追求最先進製程，逐漸轉向“成熟工藝+系統級創新”的綜合能力競爭。對於中國半導體產業而言，“韜（τ）定律”的意義或許並不僅僅是一項具體技術。它是在先進製程受限背景下，中國企業對“後摩爾時代”提出的一種新探索路徑。就像何庭波在論文中寫道：“相較於產品迭代，τ縮放的核心價值在於方法論革新。”
每日經濟新聞
